proces 5 nm - 5 nm process

Półprzewodnikowe urządzenia fabrykacja
Skalowanie MOSFET ( węzły procesu )
010 µm  – 1971 006 µm  – 1974 003 µm  – 1977  1,5 µm  – 1981 001 µm  – 1984 800 mil morskich  – 1987 600nm  – 1990 350 mil morskich  – 1993 250 nm  – 1996 r 180 nm  – 1999 130nm  – 2001 090nm  – 2003 065nm  – 2005 045 mil morskich  – 2007 032 mil  – 2009 022 mil  – 2012 014 mil  – 2014 010 mil  – 2016 007 mil  – 2018 005 mil  – 2020
Przyszły 003 nm  ~ 2022 002 nm  ~ 2024
Półwęzły Gęstość CMOS Urządzenie ( wielbramkowe ) Prawo Moore'a Półprzewodnik Przemysł Nanoelektronika
v T mi

W produkcji półprzewodników , Międzynarodowe Plan dla urządzeń i systemów definiuje 5  nm proces jak MOSFET węzła technologii następstwie nm 7 węzła. W 2020 roku Samsung i TSMC rozpoczęły masową produkcję chipów 5 nm , produkowanych dla firm takich jak Apple , Marvell , Huawei i Qualcomm .

Termin „5 nanometrów” nie ma związku z żadną rzeczywistą cechą fizyczną (taką jak długość bramki, podziałka metalu lub podziałka bramki) tranzystorów. Jest to termin handlowy lub marketingowy używany przez przemysł produkujący chipy w odniesieniu do nowej, ulepszonej generacji krzemowych chipów półprzewodnikowych pod względem zwiększonej gęstości tranzystorów, zwiększonej prędkości i zmniejszonego zużycia energii.

Historia

Tło

Efekty tunelowania kwantowego przez warstwę tlenku bramki na tranzystorach 7 nm i 5 nm stają się coraz trudniejsze do opanowania przy użyciu istniejących procesów półprzewodnikowych. Urządzenia jednotranzystorowe poniżej 7 nm zostały po raz pierwszy zademonstrowane przez naukowców na początku XXI wieku. W 2002 roku zespół badawczy IBM, w skład którego wchodzili Bruce Doris, Omer Dokumaci, Meikei Ieong i Anda Mocuta, wyprodukował 6-nanometrowy tranzystor MOSFET typu krzem na izolatorze (SOI).

W 2003 roku japoński zespół badawczy w NEC , kierowany przez Hitoshi Wakabayashi i Shigeharu Yamagami, wyprodukował pierwszy 5 nm MOSFET.

W 2015 r. IMEC i Cadence wyprodukowały chipy testowe 5 nm. Wytworzone chipy testowe nie są w pełni funkcjonalnymi urządzeniami, ale raczej służą do oceny wzorców warstw połączeń .

W 2015 r. Intel opisał koncepcję bocznego nanoprzewodu (lub bramki dookoła) FET dla węzła 5 nm.

W 2017 r. IBM ujawnił, że stworzył chipy krzemowe 5 nm , używając krzemowych nanoarkuszy w konfiguracji „ gate-all-around” (GAAFET), stanowiącej odstępstwo od zwykłego projektu FinFET . Użyte tranzystory GAAFET miały 3 nanoarkusze ułożone jeden na drugim, pokryte w całości tą samą bramką, tak jak FinFET zwykle mają kilka fizycznych żeber obok siebie, które są elektrycznie jedną jednostką i są w całości pokryte tą samą bramką . Układ IBM mierzy 50 mm ² i miała 600 milionów tranzystorów na mm ² , w sumie 50 miliardów tranzystorów.

Komercjalizacja

W kwietniu 2019 r. Samsung Electronics ogłosił, że od IV kwartału 2018 r. oferuje swoim klientom narzędzia do przetwarzania 5 nm (5LPE). W kwietniu 2019 r. TSMC ogłosiło, że ich proces 5 nm (CLN5FF, N5) rozpoczął produkcję ryzyka, a pełne specyfikacje projektu chipa są teraz dostępne dla potencjalnych klientów. Proces N5 może wykorzystywać EUVL na maksymalnie 14 warstwach, w porównaniu z zaledwie 5 lub 4 warstwami w N6 i N7++. Dla oczekiwanego minimalnego skoku metalu 28 nm, SALELE jest proponowaną najlepszą metodą modelowania.

W przypadku procesu 5 nm Samsung rozpoczął łagodzenie defektów procesu poprzez automatyczne sprawdzanie i naprawianie, ze względu na występowanie defektów stochastycznych (losowych) w metalu i warstwach.

W październiku 2019 r. TSMC rozpoczęło próbkowanie 5 nm procesorów A14 dla Apple .

W grudniu 2019, TSMC ogłoszono przeciętną wydajnością około 80%, z wydajnością szczytowego na płytki o ponad 90% w odniesieniu do ich 5 nm wiórów testowych z matrycą wielkości 17,92 mm ² . W połowie 2020 r. TSMC twierdziło, że proces (N5) 5 nm oferuje 1,8 razy większą gęstość niż proces 7 nm N7, z 15% poprawą prędkości lub 30% niższym zużyciem energii; Ulepszona podwersja (N5P) miała poprawić N5 z prędkością +5% lub mocą -10%.

13 października 2020 r. Apple ogłosił nową linię iPhone'ów 12 z A14 , wraz z linią Huawei Mate 40 wykorzystującą HiSilicon Kirin 9000 , które były pierwszymi urządzeniami, które zostały skomercjalizowane w węźle 5 nm TSMC. Później, 10 listopada 2020 r., Apple ujawnił również trzy nowe modele komputerów Mac wykorzystujące Apple M1 , kolejny układ 5 nm. Według Semianalysis procesor A14 ma gęstość tranzystor 134 milionów tranzystorów na mm ² .

5 nm węzłów procesowych

Skok bramki tranzystora jest również określany jako CPP (kontaktowy skok wielokątny), a skok interkonektu jest również określany jako MMP (minimalny skok metalu).

Powyżej 5 nm

3 nm (3-nanometr) to zwykle określenie następnego węzła po 5 nm. Od 2021 r. TSMC planuje skomercjalizować węzeł 3 nm na 2022 r., podczas gdy Samsung i Intel planują na 2023 r.

3,5 nm została również podana jako nazwa pierwszego węzła powyżej 5 nm.

Bibliografia

Zewnętrzne linki

• Proces litografii 5 nm