DDR5 SDRAM - DDR5 SDRAM

Ten artykuł dotyczy pamięci DDR5 SDRAM. Dla grafiki DDR5, opartej na DDR3, zobacz GDDR5 SDRAM .

DDR5 SDRAM
Double Data Rate 5 Synchroniczna dynamiczna pamięć o dostępie swobodnym
Rodzaj pamięci RAM
Deweloper JEDEC
Rodzaj Synchroniczna dynamiczna pamięć o dostępie swobodnym
Pokolenie 5. generacja
Data wydania 14 lipca 2020 r. ( 2020-07-14 )
Napięcie 1,1 V
Poprzednik DDR4 SDRAM

Double Data Rate 5 Synchronous Dynamic Random Access Memory ( DDR5 SDRAM ) to rodzaj synchronicznej dynamicznej pamięci o dostępie swobodnym . W porównaniu do swojego poprzednika DDR4 SDRAM , DDR5 ma zmniejszyć zużycie energii, przy jednoczesnym podwojeniu przepustowości . Standard, pierwotnie przeznaczony na 2018 rok, został wydany 14 lipca 2020 roku.

Nowa funkcja o nazwie Decision Feedback Equalization (DFE) umożliwia skalowanie szybkości we/wy w celu zwiększenia przepustowości i poprawy wydajności. DDR5 obsługuje większą przepustowość niż jego poprzednik, DDR4 , z możliwymi 4,8 gigabitami na sekundę — ale nie jest dostępny w dniu premiery. DDR5 będzie miał mniej więcej takie samo opóźnienie jak DDR4 i DDR3.

Rambus ogłosił działający moduł pamięci DDR5 DIMM we wrześniu 2017 r. 15 listopada 2018 r. SK Hynix ogłosił ukończenie pierwszego układu pamięci DDR5 RAM; działa z prędkością 5200 MT/s przy napięciu 1,1 V. W lutym 2019 r. SK Hynix ogłosił chip 6400 MT/s, najwyższą prędkość oficjalnie dozwoloną przez wstępny standard DDR5. Niektóre firmy planowały wprowadzić na rynek pierwsze produkty do końca 2019 r. Pierwszy na świecie układ DDR5 DRAM został oficjalnie wprowadzony na rynek przez SK Hynix 6 października 2020 r.

Oddzielny standard JEDEC LP-DDR5 (Low Power Double Data Rate 5), przeznaczony dla laptopów i smartfonów, został wydany w lutym 2019 roku.

W porównaniu do DDR4, DDR5 dodatkowo obniża napięcie pamięci do 1,1 V, zmniejszając w ten sposób zużycie energii. Moduły DDR5 mogą zawierać wbudowane regulatory napięcia w celu osiągnięcia wyższych prędkości; ale ponieważ spowoduje to wzrost kosztów, oczekuje się, że zostanie wdrożony tylko w modułach konsumenckich klasy serwerowej i prawdopodobnie wysokiej klasy. DDR5 obsługuje prędkość 51,2  GB/s na moduł i 2 kanały pamięci na moduł.

Istnieje ogólne oczekiwanie, że większość przypadków użycia, które obecnie korzystają z pamięci DDR4, w końcu przejdzie na DDR5. Być wykorzystywane w komputerach i serwerach (laptopy będą prawdopodobnie korzystać z PR-DDR5 zamiast), zintegrowane kontrolery pamięci na przykład Intel „s i AMD ” s CPU będzie musiał ją wspierać; Procesory Rocket Lake 11. generacji firmy Intel i Ryzen 5000 firmy AMD nadal używają pamięci RAM DDR4. Zgłoszono, że wyciekła wewnętrzna mapa drogowa AMD, która pokazuje obsługę DDR5 dla 2022 procesorów Zen 4 i APU Zen 3+. Wyciekły slajd pokazuje planowaną obsługę DDR5 w mikroarchitekturze Sapphire Rapids firmy Intel 2021 i mikroarchitekturze Alder Lake .

Moduły DIMM a układy pamięci

Podczas gdy poprzednie generacje SDRAM pozwalały na niebuforowane moduły DIMM, które składały się z układów pamięci i pasywnego okablowania (plus mała pamięć ROM z wykrywaniem obecności szeregowej ), moduły DDR5 DIMM wymagają dodatkowych aktywnych obwodów, dzięki czemu interfejs do DIMM różni się od interfejsu do samych układów RAM.

Moduły DDR5 DIMM są zasilane zbiorczo napięciem 1,2 V i zasilaniem interfejsu zarządzania 3,3 V i wykorzystują wbudowane obwody ( układ scalony zarządzania energią i powiązane elementy pasywne ) do konwersji na niższe napięcie wymagane przez układy pamięci. Końcowa regulacja napięcia blisko punktu użycia zapewnia bardziej stabilne zasilanie i odzwierciedla rozwój modułów regulatorów napięcia dla zasilaczy procesora.

W przeciwieństwie do DDR4, wszystkie moduły DIMM DDR5 będą miały funkcję ECC, w której błędy są wykrywane i korygowane przed wysłaniem danych do procesora. Nie jest to jednak to samo, co prawdziwa pamięć ECC z dodatkowym układem korekcji danych w module pamięci RAM. Korekcja błędów DDR5 na matrycy ma na celu poprawę niezawodności i umożliwienie zagęszczenia układów pamięci RAM przy jednoczesnym obniżeniu wskaźnika defektów dla każdego układu pamięci RAM. Nadal będą istnieć warianty modułów DDR5 bez ECC i ECC; warianty ECC będą miały dodatkowe linie danych do procesora w celu wysyłania danych o wykryciu błędów, umożliwiając procesorowi wykrywanie i korygowanie błędów, które wystąpiły podczas przesyłania.

Każdy moduł DIMM ma dwa niezależne kanały. Podczas gdy wcześniejsze generacje pamięci SDRAM miały jedną magistralę CA (Command/Address) kontrolującą 64 lub 72 (bez ECC/ECC) linie danych, każdy DDR5 DIMM ma dwie magistrale CA kontrolujące 32 lub 40 (bez ECC/ECC) linii danych każda, dla łącznie 64 lub 80 linii danych. Ta 4-bajtowa szerokość magistrali pomnożona przez podwojoną minimalną długość serii wynoszącą 16 zachowuje minimalny rozmiar dostępu 64 bajty, który odpowiada rozmiarowi linii pamięci podręcznej używanej przez mikroprocesory x86 .

Operacja

Standardowe szybkości pamięci DDR5 wahają się od 4800 do 6400 milionów transferów na sekundę (od PC5-38400 do PC5-51200). Wyższe prędkości można dodać później, jak to miało miejsce w poprzednich generacjach.

W porównaniu z DDR4 SDRAM minimalna długość serii została podwojona do 16, z opcją „burst chop” po 8 transferach. Zakres adresowania jest również nieco rozszerzony w następujący sposób:

  • Liczba bitów identyfikatora chipa pozostaje na poziomie 3, co pozwala na układanie do 8 chipów.
  • Dodano bit trzeciej grupy banków (BG2), co pozwala na maksymalnie 8 grup banków.
  • Maksymalna liczba banków na grupę banków pozostaje na poziomie 4.
  • Liczba bitów adresu wiersza pozostaje równa 17, co daje maksymalnie 128 tys. wierszy.
  • Dodany jest jeszcze jeden bit adresu kolumny (C10), co pozwala na dodanie do 8192 kolumn (1 KB stron) w układach ×4.
  • Najmniej znaczące trzy bity adresu kolumny (C0, C1, C2) są usuwane ; wszystkie odczyty i zapisy muszą zaczynać się od adresu kolumny, który jest wielokrotnością 8.
  • Jeden bit jest zarezerwowana dla adresowania rozprężnego albo trochę czwarty wiórów ID (CID3) lub dodatkowym bitem adresu wiersz (R17).

Kodowanie poleceń

Kodowanie poleceń DDR5
Komenda CS Bity polecenia/adresu (CA)
0 1 2 3 4 5 6 7 8 9 10 11 12 13
Aktywny (aktywuj)
Otwórz wiersz 		L L L Rząd R0–3 Bank Grupa bankowa Chip CID0–2
h Rząd R4–16 R17/
CID3
Nieprzypisany, zarezerwowany L L h V
h V
Nieprzypisany, zarezerwowany L h L L L V
h V
Napisz wzór L h L L h L h Bank Grupa bankowa Chip CID0–2
h V Kolumna C3–10 V AP h V CID3
Nieprzypisany, zarezerwowany L h L L h h V
h V
Zapis do rejestru trybu L h L h L L Adres MRA0–7 V
h Dane MRD0–7 V CW V
Odczyt rejestru trybu L h L h L h Adres MRA0–7 V
h V CW V
Pisać L h L h h L BL Bank Grupa bankowa Chip CID0–2
h V Kolumna C3–10 V AP WRP V CID3
Czytać L h L h h h BL Bank Grupa bankowa Chip CID0–2
h V Kolumna C3–10 V AP V CID3
Vref CA L h h L L L Dane V
Odśwież wszystko L h h L L h CID3 V L Chip CID0–2
Odśwież ten sam bank L h h L L h CID3 Bank V h Chip CID0–2
Naładuj wszystkie L h h L h L CID3 V L Chip CID0–2
Doładuj ten sam bank L h h L h L CID3 Bank V h Chip CID0–2
Wstępne ładowanie L h h L h h CID3 Bank Grupa bankowa Chip CID0–2
Nieprzypisany, zarezerwowany L h h h L L V
Wpis samoodświeżający L h h h L h V L V
Wejście wyłączające L h h h L h V h ODT V
Wielozadaniowe polecenie L h h h h L Polecenie CMD0–7 V
Wyjście wyłączające,
brak działania 		L h h h h h V
Odznacz (bez operacji) h x
  • Poziom sygnału
    • H, wysoki
    • L, niski
    • V, ważne, niskie lub wysokie
    • X, nieistotne
  • Poziom logiczny
    •   Aktywny
    •   Nieaktywny
    •   Nie używany
  • Bity kontrolne
    • AP , Automatyczne doładowanie
    • CW, słowo kontrolne
    • BL , Długość serii ≠ 16
    • WRP , Zapis częściowy
    • ODT , ODT pozostaje włączone

Kodowanie poleceń zostało znacznie zmienione i czerpie inspirację z LP-DDR4 ; komendy są wysyłane za pomocą jednego lub dwóch cykli z 14-bitową magistralą. Niektóre proste polecenia (np. wstępne ładowanie) zajmują jeden cykl, podczas gdy te, które zawierają adres (aktywacja, odczyt, zapis) wykorzystują dwa cykle, aby zawrzeć 28 bitów informacji.

Podobnie jak w przypadku LPDDR, istnieją teraz rejestry trybu 256 x 8-bitowego, zamiast 8 x 13-bitowych. I zamiast jednego rejestru (MR7) zarezerwowanego do użytku przez zarejestrowany układ sterownika zegara, zdefiniowany jest kompletny drugi bank rejestrów trybu (wybierany za pomocą bitu CW).

Polecenie „Write Pattern” jest nowością w pamięci DDR5; jest to identyczne z poleceniem zapisu, ale żadne dane nie są przesyłane. Zamiast tego, zakres jest wypełniany kopiami rejestru trybu 1-bajtowego (który domyślnie jest zerem). Chociaż zajmuje to tyle samo czasu, co normalny zapis, brak prowadzenia linii danych oszczędza energię. Ponadto zapisy do wielu banków mogą być ściślej przeplatane.

Wielozadaniowe polecenie zawiera różne podkomendy do uczenia i kalibracji magistrali danych.

Bibliografia

Zewnętrzne linki