IA-64 - IA-64

Architektura Intel Itanium
Projektant HP i Intel
Bity 64-bitowy
Wprowadzono 2001
Projekt EPICKI
Rodzaj Zarejestruj się-Zarejestruj
Kodowanie Naprawiony
Rozgałęzienia Rejestr warunków
Endianowość Do wyboru
Rejestry
Ogólny cel 128 (64 bity plus 1 bit pułapki ; 32 są statyczne, 96 używa okien rejestrów ); 64 1-bitowe rejestry predykatów
zmiennoprzecinkowy 128
Architektura Intel Itanium

IA-64 ( architektura Intel Itanium ) to architektura zestawu instrukcji (ISA) rodziny Itanium 64-bitowych mikroprocesorów Intel . Podstawowa specyfikacja ISA powstała w firmie Hewlett-Packard (HP) i została rozwinięta, a następnie zaimplementowana w nowej mikroarchitekturze procesora przez firmę Intel przy stałym partnerstwie i wiedzy HP w zakresie podstawowych koncepcji projektowych EPIC. W celu ustanowienia pierwszego nowego ISA od 20 lat i wprowadzenia na rynek całkowicie nowej linii produktów, Intel poczynił ogromne inwestycje w definiowanie produktów, projektowanie, narzędzia do tworzenia oprogramowania, systemy operacyjne, partnerstwa w branży oprogramowania i marketing. Aby wesprzeć ten wysiłek, Intel stworzył największy zespół projektowy w swojej historii oraz nowy zespół ds. marketingu i przemysłu, całkowicie oddzielony od x86. Pierwszy procesor Itanium o nazwie kodowej Merced został wydany w 2001 roku.

Architektura Itanium opiera się na jawnym paralelizmie na poziomie instrukcji , w którym kompilator decyduje, które instrukcje mają być wykonywane równolegle. Kontrastuje to z architekturami superskalarnymi , które zależą od procesora do zarządzania zależnościami instrukcji w czasie wykonywania. We wszystkich modelach Itanium, aż do Tukwili włącznie , rdzenie wykonują do sześciu instrukcji na cykl zegara .

W 2008 r. Itanium była czwartą najczęściej wdrażaną architekturą mikroprocesorową dla systemów klasy korporacyjnej , za x86-64 , Power ISA i SPARC .

Historia

Rozwój: 1989-2000

W 1989 roku HP zaczął się niepokoić, że RISC (RISC) architekturach zbliżały limit przetwarzania w jednej instrukcji na cykl . Zarówno naukowcy Intela, jak i HP badali opcje architektury komputerowej dla przyszłych projektów i osobno rozpoczęli badanie nowej koncepcji znanej jako bardzo długie słowo instrukcji (VLIW), która wyszła z badań Uniwersytetu Yale we wczesnych latach 80-tych. VLIW to koncepcja architektury komputera (jak RISC i CISC), w której jedno słowo instrukcji zawiera wiele instrukcji zakodowanych w jednym bardzo długim słowie instrukcji, aby ułatwić procesorowi wykonywanie wielu instrukcji w każdym cyklu zegara. Typowe implementacje VLIW w dużej mierze opierają się na wyrafinowanych kompilatorach, aby określić w czasie kompilacji, które instrukcje mogą być wykonywane w tym samym czasie, a także na odpowiednim zaplanowaniu wykonywania tych instrukcji, a także na przewidywaniu kierunku operacji rozgałęzień. Zaletą tego podejścia jest wykonanie bardziej użytecznej pracy w mniejszej liczbie cykli zegara oraz uproszczenie planowania instrukcji procesora i wymagań sprzętowych przewidywania rozgałęzień, z karą w postaci zwiększonej złożoności procesora, kosztów i zużycia energii w zamian za szybsze wykonanie.

Produkcja

W tym czasie firma HP zaczęła wierzyć, że opracowywanie własnych mikroprocesorów przez pojedyncze firmy zajmujące się systemami korporacyjnymi, takie jak ona, nie jest już opłacalne. Firma Intel badała również kilka opcji architektonicznych, które mogłyby wyjść poza architekturę x86 ISA, aby sprostać wymaganiom wysokiej klasy serwerów korporacyjnych i obliczeń o wysokiej wydajności (HPC). W związku z tym Intel i HP nawiązały współpracę w 1994 roku, aby opracować IA-64 ISA, wykorzystując odmianę koncepcji projektowych VLIW, które Intel nazwał jawnie przetwarzaniem instrukcji równoległych (EPIC). Celem firmy Intel było wykorzystanie wiedzy, jaką HP rozwinął we wczesnych pracach nad VLIW, wraz z własną, do opracowania linii produktów masowych przeznaczonych dla wysokiej klasy serwerów klasy korporacyjnej i systemów obliczeniowych o wysokiej wydajności (HPC), które mogłyby być sprzedawane wszystkim producentom oryginalnego sprzętu (OEM), podczas gdy HP chciał mieć możliwość zakupu gotowych procesorów zbudowanych przy użyciu masowej produkcji firmy Intel i najnowocześniejszych technologii procesowych, które były bardziej wydajne i tańsze niż ich obecne procesory PA-RISC. Ponieważ powstałe produkty należałyby do Intela (HP byłby jednym z wielu klientów) i aby osiągnąć liczbę potrzebną do stworzenia udanej linii produktów, produkty Itanium musiałyby spełniać potrzeby szerszej bazy klientów, a aplikacje, systemy operacyjne , a narzędzia programistyczne będą dostępne dla tych klientów. Wymagało to zaprojektowania, udokumentowania i wyprodukowania produktów Itanium oraz zapewnienia jakości i pomocy technicznej zgodnej z pozostałymi produktami firmy Intel. Dlatego Intel objął prowadzenie w zakresie projektowania mikroarchitektury, produkcji (pakowanie, testowanie i wszystkie inne kroki), oprogramowania branżowego i włączania systemów operacyjnych (Linux i Windows NT) oraz marketingu. W ramach definiowania i procesu marketingowego firmy Intel zaangażowali wielu różnych producentów OEM, oprogramowania i systemów operacyjnych dla przedsiębiorstw, a także klientów końcowych, aby zrozumieć ich wymagania i upewnić się, że znalazły one odzwierciedlenie w rodzinie produktów, aby spełnić potrzeby szerokie grono klientów i użytkowników końcowych. HP wniósł znaczący wkład w definicję ISA, mikroarchitekturę Merced/Itanium i Itanium 2, ale odpowiedzialność za produkcję ponosił Intel. Pierwotnym celem dostarczenia pierwszego produktu z rodziny Itanium (o nazwie kodowej Merced) był 1998 rok.

Marketing

Wysiłki firmy Intel w zakresie marketingu produktów i zaangażowania w branżę były znaczne, a osiągnięte projekty wygrywały z większością producentów OEM serwerów korporacyjnych, w tym tych opartych na procesorach RISC w tamtym czasie. i ostatecznie zastąpić architekturę RISC i architekturę przetwarzania zbioru instrukcji złożonych (CISC) we wszystkich zastosowaniach ogólnego przeznaczenia. Compaq i Silicon Graphics postanowiły zrezygnować z dalszego rozwoju architektur Alpha i MIPS na rzecz migracji do IA-64.

W 1997 roku stało się jasne, że architektura IA-64 i kompilator były znacznie trudniejsze do zaimplementowania niż początkowo sądzono, a dostawa Itanium zaczęła spadać. Ponieważ Itanium był pierwszym w historii procesorem EPIC, prace programistyczne napotkały więcej nieoczekiwanych problemów, niż zespół był przyzwyczajony. Ponadto koncepcja EPIC zależy od możliwości kompilatora, które nigdy wcześniej nie były wdrażane, dlatego potrzebne były dalsze badania.

Kilka grup opracowało systemy operacyjne dla tej architektury, w tym Microsoft Windows i Unix oraz systemy uniksopodobne , takie jak Linux , HP-UX , FreeBSD , Solaris , Tru64 UNIX i Monterey/64 (ostatnie trzy zostały anulowane przed wejściem na rynek). W 1999 r. Intel doprowadził do utworzenia konsorcjum branżowego open source w celu przeniesienia Linuksa na IA-64, które nazwali „Trillium” (później zmieniono nazwę na „Trillian” ze względu na problem ze znakiem towarowym), które było kierowane przez Intel i obejmowało Caldera Systems , CERN , Cygnus Solutions , Hewlett-Packard, IBM, Red Hat , SGI , SuSE , TurboLinux i VA Linux Systems . W rezultacie, działający Linux IA-64 został dostarczony przed terminem i był pierwszym systemem operacyjnym, który działał na nowych procesorach Itanium.

Firma Intel ogłosiła oficjalną nazwę procesora, Itanium , 4 października 1999 r. W ciągu kilku godzin nazwa Itanic została ukuta na grupie dyskusyjnej Usenetu jako gra słów od nazwy Titanic , „niezatapialnego” liniowca, który zatonął podczas swojego dziewiczego rejsu w 1912 roku.

Itanium (Merced): 2001

Itanium (Merce)
KL Intel Itanium ES.jpg
Procesor Itanium
Informacje ogólne
Wystrzelony Czerwiec 2001
Wycofane czerwiec 2002
Wspólni producenci
Występ
Maks. Częstotliwość taktowania procesora 733 MHz do 800 MHz
Prędkości FSB 266 MT/s
Pamięć podręczna
Pamięć podręczna L2 96 KB
Pamięć podręczna L3 2 lub 4 MB
Architektura i klasyfikacja
Zestaw instrukcji Itanium
Specyfikacje fizyczne
Rdzenie
Gniazdo(a)
Produkty, modele, warianty
Podstawowe nazwy

Do czasu premiery Itanium w czerwcu 2001 r. jego wydajność nie przewyższała konkurencyjnych procesorów RISC i CISC.

Zdając sobie sprawę, że brak oprogramowania może być poważnym problemem na przyszłość, Intel udostępnił tysiące tych wczesnych systemów niezależnym dostawcom oprogramowania (ISV), aby stymulować rozwój. HP i Intel wprowadziły na rynek procesor nowej generacji Itanium 2 rok później.

Itanium 2: 2002–2010

Itanium 2 (McKinley)
KL Intel Itanium2.jpg
Procesor Itanium 2
Informacje ogólne
Wystrzelony 2002
Wycofane teraźniejszość
Zaprojektowany przez Intel
Wspólni producenci
Występ
Maks. Częstotliwość taktowania procesora 733 MHz do 2,66 GHz
Pamięć podręczna
Pamięć podręczna L2 256 KB na Itanium2
256 KB (D) + 1 MB(I) lub 512 KB (I) na (serii Itanium2 9x00)
Pamięć podręczna L3 1,5–32 MB
Architektura i klasyfikacja
Zestaw instrukcji Itanium
Specyfikacje fizyczne
Rdzenie
Gniazdo(a)
Produkty, modele, warianty
Podstawowe nazwy
Itanium 2 w 2003 r.

Itanium 2 procesor został wydany w 2002 roku zwolniony wiele problemów realizacji pierwotnego procesora Itanium, które były głównie spowodowane przez nieefektywne podsystemu pamięci.

W 2003 roku AMD wypuściło Opteron , który zaimplementował własną 64-bitową architekturę ( x86-64 ). Opteron szybko zyskał akceptację w środowisku serwerów korporacyjnych, ponieważ zapewniał łatwą aktualizację z x86 . Intel odpowiedział, implementując x86-64 (jako Em64t ) w swoich mikroprocesorach Xeon w 2004 roku.

W listopadzie 2005 r. główni producenci serwerów Itanium połączyli siły z Intelem i wieloma dostawcami oprogramowania, tworząc Itanium Solutions Alliance, aby promować architekturę i przyspieszać przenoszenie oprogramowania.

W 2006 roku Intel dostarczył Montecito (sprzedawany jako seria Itanium 2 9000 ), dwurdzeniowy procesor, który w przybliżeniu podwoił wydajność i zmniejszył zużycie energii o około 20 procent.

Itanium 9300 (Tukwila): 2010

Itanium 9300 procesor z serii o nazwie kodowej Tukwila , został wydany w dniu 8 lutego 2010 roku z większej wydajności i pojemności pamięci. Tukwila pierwotnie miała zostać wydana w 2007 roku.

Urządzenie wykorzystuje proces 65 nm, zawiera od dwóch do czterech rdzeni, do 24  MB pamięci podręcznej, technologię Hyper-Threading i zintegrowane kontrolery pamięci. Implementuje korekcję danych na dwóch urządzeniach (DDDC), która pomaga naprawić błędy pamięci. Tukwila wdraża również Intel QuickPath Interconnect (QPI), aby zastąpić architekturę opartą na magistrali Itanium. Ma szczytową przepustowość międzyprocesorową 96 GB/s i szczytową przepustowość pamięci 34 GB/s. Dzięki QuickPath procesor ma zintegrowane kontrolery pamięci i bezpośrednio łączy pamięć, używając interfejsów QPI do bezpośredniego łączenia się z innymi procesorami i koncentratorami we/wy. QuickPath jest również używany na procesorach Intela wykorzystujących mikroarchitekturę Nehalem , co sprawia, że ​​jest prawdopodobne, że Tukwila i Nehalem będą mogły korzystać z tych samych chipsetów. Tukwila zawiera cztery kontrolery pamięci, z których każdy obsługuje wiele modułów DDR3 DIMM za pośrednictwem oddzielnego kontrolera pamięci, podobnie jak oparty na Nehalem procesor Xeon o nazwie kodowej Beckton .

Itanium 9500 (Poulson): 2012

Procesor z serii Itanium 9500, o nazwie kodowej Poulson , jest kolejnym procesorem po Tukwili, ma osiem rdzeni, ma architekturę z 12 problemami, ulepszenia wielowątkowości i nowe instrukcje, które pozwalają wykorzystać równoległość, zwłaszcza w wirtualizacji. Rozmiar pamięci podręcznej Poulson L3 wynosi 32 MB. Rozmiar pamięci podręcznej L2 to 6 MB, 512 I  KB , 256 D KB na rdzeń. Rozmiar matrycy wynosi 544 mm², mniej niż jej poprzedniczka Tukwila (698,75 mm²).

Na targach ISSCC 2011 firma Intel zaprezentowała artykuł zatytułowany „Procesor Itanium 32 nm o pojemności 3,1 miliarda tranzystorów o szerokości 12 serii do serwerów o znaczeniu krytycznym”. Biorąc pod uwagę historię ujawniania przez Intela szczegółów dotyczących mikroprocesorów Itanium na ISSCC, artykuł ten najprawdopodobniej odnosi się do Poulsona. Analityk David Kanter spekuluje, że Poulson użyje nowej mikroarchitektury, z bardziej zaawansowaną formą wielowątkowości, która wykorzystuje aż dwa wątki, w celu poprawy wydajności dla jednowątkowych i wielowątkowych obciążeń. Na konferencji Hotchips pojawiły się nowe informacje . Nowe informacje przedstawiają ulepszenia w wielowątkowości, ulepszenia odporności (Instruction Replay RAS) i kilka nowych instrukcji (priorytet wątku, instrukcja integer, wstępne pobieranie pamięci podręcznej, wskazówki dotyczące dostępu do danych).

Itanium 9700 (Kittson): 2017

Kittson jest taki sam jak 9500 Poulson, ale taktowany nieco wyżej.

Koniec życia: 2021

W styczniu 2019 r. Intel ogłosił, że Kittson zostanie wycofany, a data ostatniego zamówienia to styczeń 2020 r., a ostatnia data wysyłki to lipiec 2021 r.

Nie ma planowanego następcy.

Architektura

Firma Intel obszernie udokumentowała zestaw instrukcji Itanium, a prasa techniczna dostarczyła przeglądy. W swojej historii architektura była wielokrotnie zmieniana. HP pierwotnie nazwał go PA-WideWord . Intel nazwał ją później IA-64 , a następnie Itanium Processor Architecture (IPA), zanim zdecydował się na architekturę Intel Itanium , ale nadal jest powszechnie określana jako IA-64 .

Jest to 64-bitowa, bogata w rejestry, jawnie równoległa architektura. Podstawowe słowo danych ma 64 bity i jest adresowalne bajtowo. Adres logiczny przestrzeń jest 2 64 bajtów. Architektura implementuje predykację , spekulację i przewidywanie gałęzi . Wykorzystuje okienkowanie rejestrów o zmiennej wielkości do przekazywania parametrów. Ten sam mechanizm służy również do równoległego wykonywania pętli. Spekulacja, przewidywanie, orzekanie i zmiana nazwy są pod kontrolą kompilatora: każde słowo instrukcji zawiera do tego dodatkowe bity. Takie podejście jest cechą wyróżniającą architekturę.

Architektura implementuje dużą liczbę rejestrów:

  • 128 ogólnych rejestrów liczb całkowitych , które są 64-bitowe plus jeden bit pułapki ("NaT", co oznacza "nie rzecz") używanych do wykonywania spekulatywnego . 32 z nich są statyczne, pozostałe 96 są ułożone w stos przy użyciu okien rejestrów o zmiennej wielkości lub obracają się w przypadku pętli potokowych. zawsze odczytuje 0.gr0
  • 128 rejestrów zmiennoprzecinkowych . Rejestry zmiennoprzecinkowe mają długość 82 bitów, aby zachować precyzję wyników pośrednich. Zamiast dedykowanego bitu pułapki „NaT”, takiego jak rejestry całkowite, rejestry zmiennoprzecinkowe mają wartość pułapki o nazwie „NaTVal” („Not a Thing Value”), podobną do (ale różną od) NaN . Mają one również 32 rejestry statyczne i 96 rejestrów okienkowych lub obrotowych. zawsze czyta +0.0 i zawsze czyta +1.0.fr0fr1
  • 64 jednobitowe rejestry predykatów. Mają one również 32 rejestry statyczne i 96 rejestrów okienkowych lub obrotowych. zawsze odczytuje 1 (prawda).pr0
  • 8 rejestrów gałęzi, dla adresów skoków pośrednich. jest ustawiany na adres zwrotny, gdy funkcja jest wywoływana z .br0br.call
  • 128 rejestrów specjalnego przeznaczenia (lub „aplikacji”), które są najbardziej interesujące dla jądra, a nie dla zwykłych aplikacji. Na przykład jeden rejestr o nazwie bspwskazuje na drugi stos, w którym sprzęt automatycznie rozleje rejestry, gdy okno rejestru zawinie się.

Każde 128-bitowe słowo instrukcji nazywa się pakietem i zawiera trzy sloty, z których każdy zawiera 41-bitową instrukcję , plus 5-bitowy szablon wskazujący, jaki typ instrukcji znajduje się w każdym gnieździe. Te typy to M-unit (instrukcje pamięci), I-unit (integer ALU, non-ALU integer lub długie natychmiastowe instrukcje rozszerzone), F-unit (instrukcje zmiennoprzecinkowe) lub B-unit (rozgałęzione lub długie rozgałęzienia instrukcje). Szablon koduje również zatrzymania, które wskazują, że istnieje zależność danych między danymi przed i po zatrzymaniu. Wszystkie instrukcje pomiędzy parą przystanków stanowią grupę instrukcji , niezależnie od ich grupowania i muszą być wolne od wielu typów zależności danych; ta wiedza pozwala procesorowi na równoległe wykonywanie instrukcji bez konieczności przeprowadzania własnej skomplikowanej analizy danych, ponieważ ta analiza została już wykonana w momencie pisania instrukcji.

W każdym gnieździe predykowane są wszystkie instrukcje z wyjątkiem kilku, określając rejestr predykatów, którego wartość (prawda lub fałsz) określi, czy instrukcja zostanie wykonana. Instrukcje predykowane, które zawsze powinny być wykonywane, są oparte na , które zawsze odczytuje się jako prawda. pr0

Język asemblera IA-64 i format instrukcji zostały celowo zaprojektowane do pisania głównie przez kompilatory, a nie przez ludzi. Instrukcje muszą być pogrupowane w pakiety po trzy, zapewniając, że trzy instrukcje pasują do dozwolonego szablonu. Instrukcje muszą wydawać zatrzymania między pewnymi typami zależności danych, a zatrzymania mogą być również używane tylko w ograniczonych miejscach zgodnie z dozwolonymi szablonami.

Wykonanie instrukcji

Mechanizm pobierania może odczytać do potoku do dwóch pakietów na zegar z pamięci podręcznej L1 . Kiedy kompilator może z tego maksymalnie skorzystać, procesor może wykonać sześć instrukcji na cykl zegara. Procesor ma trzydzieści funkcjonalnych jednostek wykonawczych w jedenastu grupach. Każda jednostka może wykonać określony podzbiór zestawu instrukcji , a każda jednostka wykonuje się z szybkością jednej instrukcji na cykl, chyba że wykonanie utknie w oczekiwaniu na dane. Chociaż nie wszystkie jednostki w grupie wykonują identyczne podzbiory zestawu instrukcji, wspólne instrukcje mogą być wykonywane w wielu jednostkach.

Grupy jednostek wykonawczych obejmują:

  • Sześć jednostek ALU ogólnego przeznaczenia, dwie jednostki całkowite, jedna jednostka zmianowa
  • Cztery jednostki pamięci podręcznej danych
  • Sześć jednostek multimedialnych, dwie równoległe jednostki zmianowe, jedna równoległa mnożenie, jedna liczba ludności
  • Dwie 82-bitowe jednostki zmiennoprzecinkowe mnożenia i akumulacji , dwie jednostki zmiennoprzecinkowe mnożenia i akumulacji SIMD (dwie 32-bitowe operacje każda)
  • Trzy oddziały oddziałów

Idealnie, kompilator może często grupować instrukcje w zestawy po sześć, które mogą być wykonywane w tym samym czasie. Ponieważ jednostki zmiennoprzecinkowe realizują operację mnożenia i akumulacji , pojedyncza instrukcja zmiennoprzecinkowa może wykonać pracę dwóch instrukcji, gdy aplikacja wymaga mnożenia, po którym następuje dodawanie: jest to bardzo powszechne w przetwarzaniu naukowym. Kiedy to nastąpi, procesor może wykonać cztery FLOPy na cykl. Na przykład Itanium 800 MHz miał teoretyczną ocenę 3,2 G FLOPS, a najszybszy Itanium 2, 1,67 GHz, uzyskał 6,67 GFLOPS.

W praktyce procesor może być często niewykorzystany, a nie wszystkie sloty są wypełnione użytecznymi instrukcjami ze względu np. na zależności danych lub ograniczenia w dostępnych szablonach pakietów. Najgęstszy możliwy kod wymaga 42,6 bitów na instrukcję, w porównaniu do 32 bitów na instrukcję w tradycyjnych procesorach RISC w tamtych czasach, a brak operacji z powodu zmarnowanych szczelin dodatkowo zmniejsza gęstość kodu. Dodatkowe instrukcje dotyczące obciążeń spekulacyjnych oraz podpowiedzi dotyczące gałęzi i pamięci podręcznej są trudne do optymalnego wygenerowania, nawet przy użyciu nowoczesnych kompilatorów.

Architektura pamięci

Od 2002 do 2006 procesory Itanium 2 współdzieliły wspólną hierarchię pamięci podręcznej. Mieli 16 KB pamięci podręcznej instrukcji poziomu 1 i 16 KB pamięci podręcznej danych poziomu 1. Pamięć podręczna L2 została zunifikowana (zarówno instrukcje, jak i dane) i ma 256 KB. Pamięć podręczna poziomu 3 również została zunifikowana i różniła się wielkością od 1,5 MB do 24 MB. Pamięć podręczna L2 o pojemności 256 KB zawiera wystarczającą logikę do obsługi operacji na semaforach bez zakłócania działania głównej jednostki arytmetyczno-logicznej (ALU).

Pamięć główna jest dostępna przez magistralę do chipsetu off-chip . Autobus Itanium 2 był początkowo nazywany autobusem McKinley, ale obecnie jest zwykle określany jako autobus Itanium. Szybkość magistrali stale rosła wraz z nowymi wydaniami procesorów. Magistrala przesyła 2×128 bitów na cykl zegara, więc 200 MHz McKinley przesyła 6,4 GB/s, a 533 MHz Montecito 17,056 GB/ s

Zmiany architektoniczne

Procesory Itanium wydane przed 2006 r. miały sprzętową obsługę architektury IA-32, aby umożliwić obsługę starszych aplikacji serwerowych, ale wydajność kodu IA-32 była znacznie gorsza niż w przypadku kodu natywnego, a także gorsza niż wydajność współczesnych procesorów x86. W 2005 r. Intel opracował warstwę wykonawczą IA-32 (IA-32 EL), emulator oprogramowania, który zapewnia lepszą wydajność. Dzięki Montecito firma Intel wyeliminowała sprzętową obsługę kodu IA-32.

W 2006 roku, wraz z wydaniem Montecito , Intel wprowadził szereg ulepszeń w podstawowej architekturze procesorów, w tym:

  • Wielowątkowość sprzętowa: każdy rdzeń procesora utrzymuje kontekst dla dwóch wątków wykonania. Gdy jeden wątek zatrzymuje się podczas dostępu do pamięci, drugi wątek może zostać wykonany. Intel nazywa to „grubą wielowątkowością”, aby odróżnić ją od „ technologii hiperwątkowości ” Intela zintegrowanej z niektórymi mikroprocesorami x86 i x86-64 .
  • Obsługa sprzętowa wirtualizacji : firma Intel dodała technologię Intel Virtualization Technology (Intel VT-i), która zapewnia asystę sprzętową dla podstawowych funkcji wirtualizacji. Wirtualizacja umożliwia programowemu „ hiperwizorowi ” jednoczesne uruchamianie wielu instancji systemu operacyjnego na procesorze.
  • Ulepszenia pamięci podręcznej: Montecito dodał podzieloną pamięć podręczną L2, która zawierała dedykowaną pamięć podręczną L2 o pojemności 1 MB na instrukcje. Oryginalna pamięć podręczna L2 o wielkości 256 KB została przekonwertowana na dedykowaną pamięć podręczną danych. Montecito zawierało również do 12 MB wbudowanej pamięci podręcznej L3.

Zobacz Chipsety... Inne rynki .

Zobacz też

Bibliografia

Linki zewnętrzne