LPDDR - LPDDR

Mobilna pamięć DDR: Samsung K4X2G323PD-8GD8

LPDDR , skrót od Low-Power Double Data Rate , znany również jako LPDDR SDRAM , to rodzaj synchronicznej dynamicznej pamięci o dostępie swobodnym, która zużywa mniej energii i jest przeznaczona dla komputerów przenośnych . Starsze warianty są również znane jako Mobile DDR i w skrócie mDDR.

Współczesny LPDDR SDRAM różni się od DDR SDRAM różnymi różnicami, które sprawiają, że technologia ta jest bardziej odpowiednia dla aplikacji mobilnych.

Standardy technologii LPDDR są opracowywane niezależnie od standardów DDR, na przykład LPDDR4X, a nawet LPDDR5 są implementowane przed DDR5 SDRAM i oferują znacznie wyższe szybkości transmisji danych niż DDR4 SDRAM .

Szerokość busa

Właściwości różnych generacji LP-DDR
LP-DDR 1 1E 2 2E 3 3E 4 4X 5 5X
Maksymalna gęstość 32-bitowy 64-bitowy 64-bitowy 32-bitowy 32-bitowy
Zegar macierzy pamięci (MHz) 200 266,7 200 266,7 200 266,7 200 266,7 400 533
Rozmiar pobierania wstępnego 2 n 4 n 8 n 16 n
Gęstości pamięci 64Mb

8 GB

1 GB

32 GB

4 GB

32 GB

4 GB

32 GB

Częstotliwość zegara magistrali we/wy (MHz) 200 266,7 400 533,3 800 1067 1600 2133 3200 4267
Szybkość transmisji danych ( DDR ) (MT/s) 400 533,3 800 1067 1600 2133 3200 4267 6400 8533
Napięcie(a) zasilania 1,8 V 1,2, 1,8 V 1,2, 1,8 V 1,1, 1,8 V 0,6, 1,1, 1,8 V 0,5, 1,05, 1,8 V 0,5, 1,05, 1,8 V
Szyna poleceń/adresów 19 bitów, SDR 10 bitów, DDR 6 bitów, SDR 7 bitów, DDR

W przeciwieństwie do standardowej pamięci SDRAM, używanej w urządzeniach stacjonarnych i laptopach i zwykle połączonej przez 64-bitową magistralę pamięci, LPDDR dopuszcza również kanały o szerokości 16 lub 32 bitów.

Wersje „E” oznaczają ulepszone wersje specyfikacji. Formalizują przetaktowanie macierzy pamięci do 266,7 MHz, co daje 33% wzrost wydajności. Moduły pamięci implementujące te wyższe częstotliwości są używane w Apple MacBookach i laptopach do gier.

Podobnie jak w przypadku standardowej pamięci SDRAM, większość generacji podwaja wewnętrzny rozmiar pobierania i zewnętrzną prędkość transferu. (DDR-4 i LPDDR-5 są wyjątkami.)

Pokolenia

LPDDR(1)

Oryginalna pamięć DDR o niskim poborze mocy (czasami nazywana wstecznie LPDDR1 ) jest nieco zmodyfikowaną formą pamięci DDR SDRAM , z kilkoma zmianami w celu zmniejszenia ogólnego zużycia energii.

Co najważniejsze, napięcie zasilania zostało zredukowane z 2,5 do 1,8 V. Dodatkowe oszczędności wynikają z odświeżania z kompensacją temperatury (DRAM wymaga rzadszego odświeżania w niskich temperaturach), częściowego odświeżania macierzy i trybu „głębokiego wyłączania”, który poświęca całą pamięć zawartość. Dodatkowo chipy są mniejsze i zajmują mniej miejsca na płytce niż ich niemobilne odpowiedniki. Samsung i Micron są dwa z głównych dostawców tej technologii, który jest używany w tabletkach i telefonicznych urządzeń takich jak iPhone 3GS , oryginalnego iPad , Samsung Galaxy Tab 7.0 i Motorola Droid X .

LPDDR2

Samsung K4P4G154EC-FGC1 4 Gbit LPDDR2 chip

Nowy standard JEDEC JESD209-2E definiuje bardziej radykalnie zmieniony interfejs DDR o niskim poborze mocy. Nie jest kompatybilny ani z pamięcią DDR1 ani DDR2 SDRAM , ale może pomieścić:

  • LPDDR2-S2: 2 n pamięci wstępnego pobierania (jak DDR1),
  • LPDDR2-S4: 4 n pamięci wstępnego pobierania (jak DDR2) lub
  • LPDDR2-N: pamięć nieulotna ( NAND flash ).

Stany niskiego poboru mocy są podobne do podstawowego LPDDR, z dodatkowymi opcjami częściowego odświeżania macierzy.

Parametry taktowania są określone dla LPDDR-200 do LPDDR-1066 (częstotliwości zegara od 100 do 533 MHz).

Pracując przy napięciu 1,2 V, LPDDR2 multipleksuje linie sterujące i adresowe na 10-bitowej magistrali CA o podwójnej szybkości transmisji danych . Polecenia są podobne do tych z normalnego SDRAM-u , z wyjątkiem ponownego przypisania kodów operacji ładowania wstępnego i zakończenia serii:

Kodowanie poleceń LPDDR2/LPDDR3
CK CA0
( ZAZ )
CA1
( CAS )
CA2
( WE )
CA3 CA4 CA5 CA6 CA7 CA8 CA9 Operacja
h h h NOP
h h L h h Doładuj wszystkie banki
h h L h L BA0 BA1 BA2 Doładuj jeden bank
h h L h A30 A31 A32 BA0 BA1 BA2 Preactive
(tylko LPDDR2-N)
A20 A21 A22 A23 A24 A25 A26 A27 A28 A29
h h L L Koniec serii
h L h skryty C1 C2 BA0 BA1 BA2 Odczyt
(AP=automatyczne ładowanie)
AP C3 C4 C5 C6 C7 C8 C9 C10 C11
h L L skryty C1 C2 BA0 BA1 BA2 Zapis
(AP=automatyczne ładowanie)
AP C3 C4 C5 C6 C7 C8 C9 C10 C11
L h R8 R9 R10 R11 R12 BA0 BA1 BA2 Aktywuj
(R0–14=adres wiersza)
R0 R1 R2 R3 R4 R5 R6 R7 R13 R14
L h A15 A16 A17 A18 A19 BA0 BA1 BA2 Aktywuj
(tylko LPDDR2-N)
A5 A6 A7 A8 A9 A10 A11 A12 A13 A14
L L h h Odśwież wszystkie banki
(tylko LPDDR2-Sx)
L L h L Odśwież jeden bank
(adresowanie round-robin)
L L L h MA0 MA1 MA2 MA3 MA4 MA5 Odczyt rejestru trybu
(MA0–7=Adres)
MA6 MA7
L L L L MA0 MA1 MA2 MA3 MA4 MA5 Zapis do rejestru trybu
(OP0–7=Dane)
MA6 MA7 OP0 OP1 OP2 OP3 OP4 OP5 OP6 OP7

Bit adresu kolumny C0 nigdy nie jest przesyłany i przyjmuje się, że ma wartość zero. Dlatego transfery seryjne zawsze zaczynają się pod parzystymi adresami.

LPDDR2 ma także aktywny-niski wybór chipów (gdy wysoki, wszystko jest NOP) i sygnał CKE włączający zegar, które działają jak SDRAM. Podobnie jak SDRAM, polecenie wysłane w cyklu, w którym CKE jest po raz pierwszy odrzucane, wybiera stan wyłączenia:

  • Jeśli chip jest aktywny, zawiesza się w miejscu.
  • Jeśli polecenie to NOP ( CS low lub CA0–2 = HHH), chip jest bezczynny.
  • Jeśli polecenie jest poleceniem odświeżania (CA0–2 = LLH), chip wchodzi w stan samoodświeżania.
  • Jeśli polecenie to przerwanie serii (CA0–2 = HHL), układ przechodzi w stan głębokiego wyłączenia. (Przy wyjściu wymagana jest pełna sekwencja resetowania).

Rejestry trybu zostały znacznie rozszerzone w porównaniu z konwencjonalną pamięcią SDRAM, z 8-bitową przestrzenią adresową i możliwością ich odczytu. Chociaż pamięć EEPROM jest mniejsza niż szeregowe wykrywanie obecności , zawarta jest wystarczająca ilość informacji, aby wyeliminować potrzebę jej stosowania.

Urządzenia S2 mniejsze niż 4  Gbit i urządzenia S4 mniejsze niż 1 Gbit mają tylko cztery banki. Ignorują sygnał BA2 i nie obsługują odświeżania na bank.

Urządzenia pamięci nieulotnej nie używają poleceń odświeżania i ponownie przypisują polecenie ładowania wstępnego do przesyłania bitów adresu A20 i wyższych. Młodsze bity (A19 i dół) są przesyłane przez następujące polecenie Activate. Przenosi to wybrany wiersz z tablicy pamięci do jednego z 4 lub 8 (wybranych bitami BA) buforów danych wierszy, gdzie można je odczytać za pomocą polecenia Read. W przeciwieństwie do DRAM, bity adresu banku nie są częścią adresu pamięci; dowolny adres można przenieść do dowolnego bufora danych wiersza. Bufor danych wiersza może mieć długość od 32 do 4096 bajtów, w zależności od typu pamięci. Wiersze większe niż 32 bajty ignorują niektóre mniej znaczące bity adresu w poleceniu Activate. Wiersze mniejsze niż 4096 bajtów ignorują niektóre bity adresu wyższego rzędu w poleceniu odczytu.

Pamięć nieulotna nie obsługuje polecenia Write do buforów danych wiersza. Raczej szereg rejestrów kontrolnych w specjalnym obszarze adresowym obsługuje polecenia odczytu i zapisu, które mogą być użyte do wymazywania i programowania tablicy pamięci.

LPDDR3

W maju 2012 r. JEDEC opublikował standard JESD209-3 Low Power Memory Device Standard. W porównaniu do LPDDR2, LPDDR3 oferuje wyższą szybkość transmisji danych, większą przepustowość i wydajność energetyczną oraz wyższą gęstość pamięci. LPDDR3 osiąga szybkość transmisji danych 1600 MT/s i wykorzystuje kluczowe nowe technologie: poziomowanie zapisu i trenowanie poleceń/adresów, opcjonalne zakończenie na matrycy (ODT) i niską pojemność we/wy. LPDDR3 obsługuje zarówno pakiety w pakiecie (PoP), jak i dyskretne typy opakowań.

Kodowanie poleceń jest identyczne z LPDDR2, przy użyciu 10-bitowej magistrali CA o podwójnej szybkości transmisji danych. Jednak standard określa tylko 8 n -prefetch DRAM i nie obejmuje poleceń pamięci flash.

Produkty korzystające z LPDDR3 to MacBook Air 2013, iPhone 5S , iPhone 6 , Nexus 10 , Samsung Galaxy S4 (GT-I9500) i Microsoft Surface Pro 3 . LPDDR3 wszedł do głównego nurtu w 2013 roku, działając z częstotliwością 800 MHz DDR (1600 MT/s), oferując przepustowość porównywalną z pamięcią notebooków PC3-12800 w 2011 r. (12,8 GB/s przepustowości). Aby osiągnąć tę przepustowość, kontroler musi zaimplementować pamięć dwukanałową. Tak jest na przykład w przypadku Exynos 5 Dual i 5 Octa.

„Ulepszona” wersja specyfikacji o nazwie LPDDR3e zwiększa szybkość transmisji danych do 2133 MT/s. Firma Samsung Electronics wprowadziła pierwsze 4  gigabitowe moduły LPDDR3 klasy 20 nm, które mogą przesyłać dane z prędkością do 2133 MT/s, czyli ponad dwukrotnie wyższą wydajnością niż starszy LPDDR2, który obsługuje tylko 800 MT/s. Różne układy SoC różnych producentów również natywnie obsługują pamięć RAM LPDDR3 800 MHz. Należą do nich Snapdragon 600 i 800 firmy Qualcomm, a także niektóre SoC z serii Exynos i Allwinner .

LPDDR4

W dniu 14 marca 2012 r. JEDEC zorganizował konferencję, aby zbadać, w jaki sposób przyszłe wymagania dotyczące urządzeń mobilnych wpłyną na nadchodzące standardy, takie jak LPDDR4. 30 grudnia 2013 r. Samsung ogłosił, że opracował pierwszy 8-gigabitowy (1 GB) LPDDR4 klasy 20 nm, który może przesyłać dane z prędkością 3200 MT/s, zapewniając w ten sposób o 50 procent wyższą wydajność niż najszybszy LPDDR3 i zużywa około 40 procent mniej. energia przy 1,1 wolta.

25 sierpnia 2014 r. JEDEC opublikował standard JESD209-4 LPDDR4 Low Power Memory Device Standard.

Istotne zmiany obejmują:

  • Podwojenie szybkości interfejsu i liczne wynikające z tego zmiany elektryczne, w tym zmiana standardu I/O na niskonapięciową logikę swing-terminated (LVSTL)
  • Podwojenie rozmiaru wewnętrznego pobierania z wyprzedzeniem i minimalny rozmiar transferu
  • Zmiana z 10-bitowej magistrali poleceń/adresów DDR na 6-bitową magistralę SDR
  • Zmiana z jednej 32-bitowej magistrali na dwie niezależne 16-bitowe magistrale
  • Autoodświeżanie jest włączane przez dedykowane polecenia, a nie kontrolowane przez linię CKE

Standard definiuje pakiety SDRAM zawierające dwa niezależne 16-bitowe kanały dostępu, każdy połączony z maksymalnie dwoma matrycami na pakiet. Każdy kanał ma szerokość 16 bitów danych, ma własne piny kontrolne/adresowe i umożliwia dostęp do 8 banków pamięci DRAM. Dzięki temu pakiet można połączyć na trzy sposoby:

  • Linie danych i sterowanie połączone równolegle do 16-bitowej magistrali danych, a tylko chip select podłączone niezależnie na kanał.
  • Do dwóch połówek 32-bitowej magistrali danych i równoległych linii sterujących, w tym chip select.
  • Do dwóch niezależnych 16-bitowych szerokich szyn danych

Każda kość zapewnia 4, 6, 8, 12 lub 16  gigabitów pamięci, po połowie na każdy kanał. W ten sposób każdy bank ma jedną szesnastą wielkości urządzenia. Jest on zorganizowany w odpowiednią liczbę (16  K do 64 K) 16384-bitowych (2048-bajtowych) wierszy. Planowane jest rozszerzenie do 24 i 32 gigabitów, ale nie jest jeszcze przesądzone, czy będzie to realizowane poprzez zwiększenie liczby rzędów, ich szerokości, czy liczby banków.

Definiowane są również większe pakiety zapewniające podwójną szerokość (cztery kanały) i do czterech matryc na parę kanałów (łącznie 8 matryc na opakowanie).

Dane są dostępne w seriach 16 lub 32 transferów (256 lub 512 bitów, 32 lub 64 bajty, 8 lub 16 cykli DDR). Seria musi zaczynać się w granicach 64-bitowych.

Ponieważ częstotliwość zegara jest wyższa, a minimalna długość impulsu dłuższa niż we wcześniejszych standardach, sygnały sterujące mogą być w większym stopniu multipleksowane, a magistrala poleceń/adresów nie staje się wąskim gardłem. LPDDR4 multipleksuje linie sterujące i adresowe na 6-bitowej magistrali CA o pojedynczej szybkości transmisji danych. Polecenia wymagają 2 cykli zegara, a operacje kodujące adres (np. aktywacja wiersza, odczyt lub zapis kolumny) wymagają dwóch poleceń. Na przykład, aby zażądać odczytu z nieaktywnego chipa, potrzebne są cztery komendy wykonujące 8 cykli zegara: Activate-1, Activate-2, Read, CAS-2.

Linia wyboru chipa (CS) jest aktywna – wysoka . Pierwszy cykl polecenia jest identyfikowany przez wysoki wybór chipa; jest niski w drugim cyklu.

Kodowanie poleceń LPDDR4
Pierwszy cykl (CS=H) Drugi cykl (CS=L) Operacja
CA5 CA4 CA3 CA2 CA1 CA0 CA5 CA4 CA3 CA2 CA1 CA0
L L L L L L Bez operacji
h L L L L L 0 OP4 OP3 OP2 OP1 1 Wielozadaniowe polecenie
AB h L L L L BA2 BA1 BA0 Wstępne doładowanie (AB=wszystkie banki)
AB L h L L L BA2 BA1 BA0 Odśwież (AB=Wszystkie banki)
h h L L L Wpis samoodświeżający
BL L L h L L AP C9 BA2 BA1 BA0 Zapis-1 (+ CAS-2)
h L h L L Wyjście samoodświeżające
0 L h h L L AP C9 BA2 BA1 BA0 Zamaskowany zapis-1 (+CAS-2)
h h h L L (skryty)
BL L L L h L AP C9 BA2 BA1 BA0 Odczyt-1 (+ CAS-2)
C8 h L L h L C7 C6 C5 C4 C3 C2 CAS-2
h L h L (skryty)
OP7 L L h h L MA5 MA4 MA3 MA2 MA1 MA0 Rejestr trybu Zapis-1 i -2
MA=Adres, OP=Dane
OP6 h L h h L OP5 OP4 OP3 OP2 OP1 OP0
L h h h L MA5 MA4 MA3 MA2 MA1 MA0 Odczyt rejestru trybu (+CAS-2)
h h h h L (skryty)
R15 R14 R13 R12 L h R11 R10 R16 BA2 BA1 BA0 Aktywuj-1 i -2
R9 R8 R7 R6 h h R5 R4 R3 R2 R1 R0

Polecenie CAS-2 jest używane jako druga połowa wszystkich poleceń, które wykonują transfer przez magistralę danych i zapewnia bity adresu kolumny niższego rzędu:

  • Polecenia odczytu muszą zaczynać się od adresu kolumny, który jest wielokrotnością 4; nie ma możliwości przekazywania do pamięci bitu adresu niezerowego C0 lub C1.
  • Polecenia zapisu muszą zaczynać się od adresu kolumny, który jest wielokrotnością 16; C2 i C3 muszą wynosić zero dla polecenia zapisu.
  • Odczyt rejestru trybu i niektóre polecenia wielofunkcyjne również muszą być poprzedzone poleceniem CAS-2, jednak wszystkie bity kolumny muszą być zerowe (niskie).

Długość serii może być skonfigurowana jako 16, 32 lub dynamicznie wybierana przez bit BL operacji odczytu i zapisu.

Jeden sygnał DMI (maska ​​danych/odwrócenie) jest powiązany z każdym 8 liniami danych i może być wykorzystany do zminimalizowania liczby bitów napędzanych wysokimi wartościami podczas przesyłania danych. Gdy jest wysoki, pozostałe 8 bitów uzupełnia zarówno nadajnik, jak i odbiornik. Jeśli bajt zawiera pięć lub więcej 1 bitów, sygnał DMI może być ustawiony na wysoki, wraz z trzema lub mniej liniami danych. Ponieważ linie sygnałowe są zakończone nisko, zmniejsza to zużycie energii.

(Alternatywne użycie, w którym DMI służy do ograniczenia liczby linii danych przełączanych przy każdym transferze do maksymalnie 4, minimalizuje przesłuchy. Może to być używane przez kontroler pamięci podczas zapisu, ale nie jest obsługiwane przez urządzenia pamięci.)

Odwracanie magistrali danych może być oddzielnie włączone dla odczytów i zapisów. W przypadku zapisów maskowanych (które mają osobny kod komendy) działanie sygnału DMI zależy od tego, czy włączona jest inwersja zapisu.

  • Jeśli DBI przy zapisie jest wyłączone, wysoki poziom na DMI wskazuje, że odpowiedni bajt danych ma być ignorowany i nie zapisany
  • Jeśli funkcja DBI przy zapisie jest włączona, niski poziom w DMI w połączeniu z bajtem danych z ustawionymi co najmniej 5 bitami wskazuje, że bajt danych ma być zignorowany i niezapisany.

LPDDR4 zawiera również mechanizm „odświeżania wiersza docelowego”, aby uniknąć uszkodzenia spowodowanego „ młotkiem rzędów ” w sąsiednich wierszach. Specjalna sekwencja trzech sekwencji aktywacji/wstępnego ładowania określa wiersz, który był aktywowany częściej niż określony przez urządzenie próg (200 000 do 700 000 na cykl odświeżania). Wewnętrznie urządzenie odświeża fizycznie sąsiednie wiersze, a nie wiersz określony w poleceniu Activate.

LPDDR4X

Samsung Semiconductor zaproponował wariant LPDDR4, który nazwał LPDDR4X. LPDDR4X jest identyczny z LPDDR4, z wyjątkiem tego, że dodatkowa moc jest oszczędzana przez zmniejszenie napięcia we/wy (Vddq) do 0,6 V z 1,1 V. 9 stycznia 2017 r. SK Hynix ogłosił pakiety LPDDR4X o pojemności 8 i 16 GB. JEDEC opublikował standard LPDDR4X w dniu 8 marca 2017 r. Oprócz niższego napięcia, dodatkowe ulepszenia obejmują opcję jednokanałowej matrycy dla mniejszych aplikacji, nowe pakiety MCP, PoP i IoT oraz dodatkowe ulepszenia definicji i taktowania dla najwyższych 4266 MT/s klasa prędkości.

LPDDR5

19 lutego 2019 r. JEDEC opublikował JESD209-5, Standard for Low Power Double Data Rate 5 (LPDDR5).

Samsung ogłosił, że ma działające prototypowe układy LP-DDR5 w lipcu 2018 roku. LPDDR5 wprowadza następujące zmiany:

  • Szybkość transmisji danych została zwiększona do 6400 Mb/s.
  • Stosowane są zegary różnicowe
  • Wstępne pobieranie nie jest ponownie podwajane, ale pozostaje 16 n
  • Liczba banków zostaje zwiększona do 16, podzielonych na cztery grupy banków przypominające DDR4
  • Ulepszenia w zakresie oszczędzania energii:
    • Polecenia Data-Copy i Write-X (wszystkie jedno lub wszystkie zero) w celu zmniejszenia transferu danych
    • Dynamiczne skalowanie częstotliwości i napięcia
  • Nowa architektura taktowania o nazwie WCK & Read Strobe (RDQS)

AMD Van Gogh (jeszcze do wydania), Intel Tiger Lake i Snapdragon 888 kontrolery pamięci obsługują LPDDR5.

LPDDR5X

28 lipca 2021 r. JEDEC opublikował JESD209-5B, Standard for Low Power Double Data Rate 5X (LPDDR5X) z następującymi zmianami:

  • Rozszerzenie prędkości do 8533 Mb/s
  • Poprawa integralności sygnału dzięki korekcji TX/RX
  • Poprawa niezawodności dzięki nowej funkcji Adaptive Refresh Management
  • Prefetch jest nadal taki sam jak LPDDR5 w 16n

Według doniesień Mi 12 może stać się pierwszym telefonem, który zostanie dostarczony z pamięcią RAM LPDDR5X pod koniec tego roku.

Uwagi

Bibliografia

Zewnętrzne linki