Pakiet na opakowaniu - Package on a package

Nie mylić z Systemem w pakiecie .

Pakiet na opakowaniu ( PoP ) to metoda pakowania układów scalonych , która łączy w sobie logikę dyskretną w pionie i pakiety z macierzą kulkową pamięci (BGA). Dwa lub więcej pakietów jest instalowanych jeden na drugim, tj. W stosie, ze standardowym interfejsem do kierowania sygnałów między nimi. Pozwala to na większą gęstość komponent w urządzeniach, takich jak telefony komórkowe , palmtopy (PDA) i kamery cyfrowe , kosztem nieco wyższe wymogi wysokości. Stosy z więcej niż 2 opakowaniami są rzadkie ze względu na rozpraszanie ciepła.

Konfiguracja

Istnieją dwie powszechnie używane konfiguracje PoP:

  • Czyste układanie pamięci: co najmniej dwa pakiety zawierające tylko pamięć są ułożone jeden na drugim
  • Mixed logic-memory stacking: pakiet logiki (CPU) na dole, pakiet pamięci na górze. Na przykład na dole może znajdować się układ na chipie (SoC) dla telefonu komórkowego . Pakiet logiki jest na dole, ponieważ wymaga znacznie więcej połączeń BGA z płytą główną.
Typowy stos logiki i pamięci PoP, wspólny dla SoC telefonów komórkowych lub modemów pasma podstawowego od 2005 roku

Podczas montażu PCB dolne opakowanie stosu PoP jest umieszczane bezpośrednio na PCB, a pozostałe pakiety stosu są układane na górze. Pakiety stosu PoP łączą się ze sobą (i do PCB) podczas lutowania rozpływowego .

Korzyści

Technika pakowania w opakowaniu próbuje połączyć zalety tradycyjnego pakowania z zaletami technik układania w stosy , unikając jednocześnie ich wad.

Tradycyjne opakowanie umieszcza każdą matrycę we własnym opakowaniu, pakiecie zaprojektowanym dla zwykłych technik montażu PCB, w których każdy pakiet umieszcza się bezpośrednio na PCB obok siebie. System układania w stosy matryc 3D w technikach pakietowych (SiP) umożliwia układanie wielu matryc w jednym pakiecie, co ma kilka zalet, a także kilka wad w porównaniu z tradycyjnym montażem PCB.

W technikach wbudowanego PoP chipy są osadzane w podłożu na spodzie opakowania. Ta technologia PoP umożliwia tworzenie mniejszych pakietów z krótszymi połączeniami elektrycznymi i jest obsługiwana przez takie firmy, jak Advanced Semiconductor Engineering (ASE).

Przewaga nad tradycyjnym opakowaniem z izolowanym chipem

Najbardziej oczywistą korzyścią jest oszczędność miejsca na płycie głównej. PoP zajmuje znacznie mniej powierzchni PCB, prawie tak mało, jak opakowania z matrycami ułożonymi w stos.

Pod względem elektrycznym PoP oferuje korzyści, minimalizując długość ścieżek między różnymi współpracującymi częściami, takimi jak kontroler i pamięć. Zapewnia to lepszą wydajność elektryczną urządzeń, ponieważ krótsze trasy połączeń wzajemnych między obwodami zapewniają szybszą propagację sygnału oraz zmniejszony szum i przesłuch.

Zalety w porównaniu z układaniem wiórów

Istnieje kilka kluczowych różnic między produktami stosowanymi w formie matryc i opakowaniami piętrowymi.

Główną korzyścią finansową z pakietu na pakiecie jest to, że urządzenie pamięci jest oddzielone od urządzenia logicznego. Dlatego daje to PoP wszystkie te same zalety, które ma tradycyjne opakowanie w porównaniu z produktami z matrycą piętrową:

  • Pakiet pamięci można przetestować niezależnie od pakietu logiki
  • Tylko „znane dobre” pakiety są używane w ostatecznym asemblacji (jeśli pamięć jest zła, tylko pamięć jest odrzucana i tak dalej). Porównaj to z pakietami typu stack-die, w których cały zestaw jest bezużyteczny i odrzucany, jeśli pamięć lub logika są złe.
  • Użytkownik końcowy (taki jak producenci telefonów komórkowych lub aparatów cyfrowych ) kontroluje logistykę. Oznacza to, że pamięć od różnych dostawców może być używana w różnym czasie bez zmiany logiki. Pamięć staje się towarem pozyskiwanym od najtańszego dostawcy. Ta cecha jest również zaletą w porównaniu z PiP (pakiet w pakiecie), który wymaga specjalnego urządzenia pamięci, które ma być zaprojektowane i pozyskane przed użytkownikiem końcowym.
  • Można użyć dowolnego mechanicznie współpracującego pakietu górnego. W przypadku telefonu z niższej półki można zastosować mniejszą konfigurację pamięci na górnym opakowaniu. W przypadku telefonu z wyższej półki można użyć więcej pamięci przy tym samym dolnym opakowaniu. Upraszcza to kontrolę zapasów przez producenta OEM. W przypadku pakietu sztaplowanego lub nawet PiP (pakiet w pakiecie) dokładna konfiguracja pamięci musi być znana z tygodniowym lub miesięcznym wyprzedzeniem.
  • Ponieważ pamięć jest mieszana tylko podczas końcowego montażu, nie ma powodu, aby dostawcy logiki pozyskiwali jakąkolwiek pamięć. W przypadku urządzenia typu stacked die dostawca logiki musi kupić płytki pamięci od dostawcy pamięci.

Standaryzacja JEDEC

  • Komisja JEDEC JC-11 zajmuje się standardami rysowania zarysu pakietów związanych z dolnym pakietem PoP. Patrz dokumenty MO-266A i publikacja JEDEC 95, Poradnik projektowy 4.22.
  • Komitet JEDEC JC-63 zajmuje się standaryzacją wyprowadzeń pakietu PoP w górnej części (pamięci). Patrz norma JEDEC nr 21-C, strona 3.12.2 - 1

Inne nazwy

Paczka na paczce jest również znana pod innymi nazwami:

  • PoP: odnosi się do połączonych pakietów górnych i dolnych
  • PoPt: odnosi się do najwyższego pakietu
  • PoPb: odnosi się do dolnego pakietu
  • PSvfBGA: odnosi się do opakowania dolnej: P ackage S tackable V ość cienka F pak ine B wszystkie G pozbyć A rray
  • PSfcCSP: odnosi się do opakowania dolnej: P ackage S tackable F warga C biodrowego C biodrowego S Cale P ackage

Historia

Główny artykuł: Trójwymiarowy układ scalony § Historia

W roku 2001 firma Toshiba Zespół badawczy tym Imoto T. M. Matsui i C. Takubo opracowano „system blokowy modułu” proces spajania wafla wytwarzania 3D układ scalony (IC) 3D pakietów. Najwcześniejsze znane komercyjne wykorzystanie chipa pakiet 3D-on-pakiet był w Sony „s PlayStation Portable (PSP) przenośna konsola gier wideo , wydany w 2004 roku PSP sprzętu obejmuje eDRAM (wbudowany DRAM ) pamięci produkowane przez firmę Toshiba w pakiecie układ 3D z dwiema matrycami ułożonymi pionowo. Firma Toshiba nazwała go wówczas „pół-wbudowaną pamięcią DRAM”, a później nazwał ją stosowym rozwiązaniem „chip-on-chip” (CoC).

W kwietniu 2007 r. Firma Toshiba wprowadziła na rynek pakiet ośmiowarstwowych chipów 3D, 16 GB wbudowanego układu THGAM z pamięcią flash NAND , który został wyprodukowany z ośmioma układami 2 GB NAND flash. W tym samym miesiącu Steven M. Pope i Ruben C. Zeta z Maxim Integrated zgłosili patent USA 7 923 830 („Bezpieczny moduł opakowanie na opakowaniu z siatką zabezpieczającą przed manipulacją w podłożu górnego opakowania”) . We wrześniu 2007 r. Firma Hynix Semiconductor wprowadziła 24-warstwową technologię pakowania 3D z 16 GB chipem pamięci flash, który został wyprodukowany z 24 ułożonych w stos chipów NAND flash w procesie łączenia płytek.     

Bibliografia

Dalsza lektura